计算机应用 ›› 2012, Vol. 32 ›› Issue (03): 867-869.DOI: 10.3724/SP.J.1087.2012.00867

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并行高效BCH译码器设计及FPGA实现

张湘贤,杨涛,魏东梅,向玲   

  1. 西南科技大学 信息工程学院,四川 绵阳 621010
  • 收稿日期:2011-07-12 修回日期:2011-11-22 发布日期:2012-03-01 出版日期:2012-03-01
  • 通讯作者: 张湘贤
  • 作者简介:张湘贤(1985-),男,湖南长沙人,硕士研究生,主要研究方向:FPGA重配置设计;杨涛(1972-),男,四川三台人,教授,博士,主要研究方向:机电系统仿真与控制;魏东梅(1974-),女,四川绵阳人,讲师,硕士,主要研究方向:信息安全;向玲(1987-),女,重庆人,硕士研究生,主要研究方向:阵列信号处理。
  • 基金资助:

    国防科工局核能开发科研项目(20111108-01);四川省科技计划项目(2010GZ0199)。

Design and FPGA implementation of parallel high-efficiency BCH decoder

ZHANG Xiang-xian, YANG Tao, WEI Dong-mei, XIANG Ling   

  1. School of Information Engineering, Southwest University of Science and Technology, Mianyang Sichuan 621010, China
  • Received:2011-07-12 Revised:2011-11-22 Online:2012-03-01 Published:2012-03-01

摘要: 针对并行BCH译码器的特点,采用异或门实现有限域上常系数乘法,从而降低硬件复杂度。先计算部分错误位置多项式,再根据仿射多项式和格雷码理论,进行逻辑运算得到剩余的错误位置多项式,从而减少了系统所占用的资源。在现场可编程门阵列(FPGA)开发软件ISE10.1上进行了时序仿真,验证了该算法时间和空间的高效性。

关键词: 现场可编程门阵列, BCH译码器, 仿射多项式, 格雷码

Abstract: According to the characteristics of parallel BCH decoder, the multiplication of constant coefficient in finite field was realized by using XOR gates to reduce hardware complexity. The part of the error location polynomial was calculated, and then the remaining error location polynomial could be obtained using the theory of affine polynomial and Gray code. The proposed algorithm reduces the system resources occupied.Through timing simulation on Field Programmable Gate Array (FPGA)'s development software ISE10.1, the high-efficiency of the algorithm on time and space has got verified.

Key words: Field Programmable Gate Array (FPGA), BCH decoder, affine polynomial, Gray code

中图分类号: