计算机应用 ›› 2014, Vol. 34 ›› Issue (1): 36-40.DOI: 10.11772/j.issn.1001-9081.2014.01.0036

• 先进计算 • 上一篇    下一篇

选择序列的并行折叠计数器

李扬1,2,梁华国3,蒋翠云4,常郝2,易茂祥3,方祥圣2,杨彬5   

  1. 1. 合肥工业大学 计算机与信息学院,合肥 230009;
    2. 江苏商贸职业学院 信息系,江苏 南通 226000;2.合肥工业大学 计算机与信息学院,合肥 230009;
    3. 合肥工业大学 电子科学与应用物理学院,合肥 230009;
    4. 合肥工业大学 数学学院,合肥 230009
    5. 合肥学院 计算机科学与技术系,合肥 230009
  • 收稿日期:2013-07-17 修回日期:2013-09-19 出版日期:2014-01-01 发布日期:2014-02-14
  • 通讯作者: 李扬
  • 作者简介:李扬(1980-),女,湖北宜昌人,讲师,博士研究生,主要研究方向:VLSI综合与测试、内建自测试、电路老化;梁华国(1959-),男,安徽合肥人,教授,博士生导师,博士,CCF高级会员,主要研究方向:内建自测试、数字系统设计自动化、ATPG算法、分布式控制;蒋翠云(1962-),女,安徽合肥人,副教授,主要研究方向:数值计算、有理逼近、信息压缩与解压、内建自测试;常郝(1983-),男,安徽寿县人,讲师,博士研究生,主要研究方向:3D测试、容错计算;易茂祥(1964-),男,安徽合肥人,教授,博士生导师,博士,主要研究方向:VLSI可测性设计;方祥圣(1969-),男,安徽合肥人,副教授,博士研究生,主要研究方向:嵌入式系统、内建自测试;杨彬(1980-),男,安徽合肥人,讲师,博士,主要研究方向:软件工程、知识表示与处理、数据挖掘。
  • 基金资助:

    国家自然科学基金资助项目;江苏省高校“青蓝工程”项目

Selection sequence of parallel folding counter

LI Yang1,2,LIANG Huaguo3,JIANG Cuiyun4,CHANG Hao1,YI Maoxiang3,FANG Xiangsheng1,YANG Bin5   

  1. 1. Department of Information, Jiangsu Vocational College of Business, Nantong Jiangsu 226000, China;
    2. School of Computer and Information, Hefei University of Technology, Hefei Anhui 230009, China;
    3. School of Electronic Science and Applied Physics, Hefei University of Technology, Hefei Anhui 230009, China;
    4. School of Mathematics, Hefei University of Technology, Hefei Anhui 230009, China;
    5. Department of Computer Science and Technology, Hefei University, Hefei Anhui 230009, China
  • Received:2013-07-17 Revised:2013-09-19 Online:2014-01-01 Published:2014-02-14
  • Contact: LI Yang
  • Supported by:

    National Natural Science Foundation

摘要: 为了减少测试应用时间并保证高测试数据压缩率,提出一种选择序列的并行折叠计数器。在分析并行折叠计算理论的基础上,通过记录表示折叠索引的组序号和组内序号生成选择状态的测试序列,避免了无用和冗余的测试序列的生成。ISCAS标准电路的实验结果表明,该方案的平均测试数据压缩率为94.48%,平均测试应用时间为类似方案的15.31%。

关键词: 测试应用时间, 选择序列, 并行, 折叠计算

Abstract: In order to reduce the test application time and guarantee high test data compression rate, a selection sequence of parallel folding counter was proposed. Selection test sequences were generated by recording group number and in-group number which represented folding index based on the analysis of parallel folding computing theory, so as to avoid generating useless and redundant test sequences. The experimental results on ISCAS benchmark circuits demonstrate the average test compression rate of the proposed scheme is 94.48%, and the average test application time is 15.31% of the similar scheme.

Key words: test application time, selection sequence, parallel, folding computing

中图分类号: