面向FPGA 知识产权保护的低开销按次付费授权方案

doi:10.11772/j.issn.1001-9081.2022101506

《计算机应用》唯一官方网站 ›› 2023, Vol. 43 ›› Issue (10): 3142-3148.DOI: 10.11772/j.issn.1001-9081.2022101506

面向FPGA 知识产权保护的低开销按次付费授权方案

宋斌威, 王耀()

郑州大学电气与信息工程学院，郑州 450001

收稿日期:2022-10-12 修回日期:2022-12-26 接受日期:2022-12-27 发布日期:2023-10-07 出版日期:2023-10-10
通讯作者: 王耀
作者简介:宋斌威（1997—），男，河南周口人，硕士研究生，主要研究方向：片上与现场可编程门阵列（FPGA）硬件安全；
基金资助:
国家重点研发计划项目(SQ2020YFF0404465)

Low-cost pay-per-use licensing scheme for FPGA intellectual property protection

Binwei SONG, Yao WANG()

School of Electrical and Information Engineering，Zhengzhou University，Zhengzhou Henan 450001，China

Received:2022-10-12 Revised:2022-12-26 Accepted:2022-12-27 Online:2023-10-07 Published:2023-10-10
Contact: Yao WANG
About author:SONG Binwei， born in 1997， M. S. candidate. His research interests include on-chip and Field Programmable Gate Array （FPGA） hardware security.
Supported by:
National Key Research and Development Program of China(SQ2020YFF0404465)

摘要/Abstract

摘要：

知识产权（IP）核按使用次数授权付费可以使系统设计者根据实际情况以较低的价格购买IP，已成为一种主要的IP授权方式。针对IP核按次付费的应用需求，提出一种应用于现场可编程门阵列（FPGA） IP的基于可重构有限状态机（RFSM）和物理不可克隆函数（PUF）的新型按次付费IP授权方案RFSM-PUF。针对在实际应用中不同厂家的IP保护方案协议无法通用的问题，提出一种适配所提方案的IP保护认证协议确保IP认证的保密性与灵活性。首先，在IP的原始有限状态机（OFSM）中嵌入一个RFSM，使得只有IP核设计者能够正确解锁IP；其次，将激励输入PUF电路中产生响应；最后，将license和PUF响应组成的密钥共同输入RFSM中来解锁IP。安全性分析结果表明，所提方案满足各项安全指标。在LGSyth91基准电路上的测试实验结果表明，在满足各项安全条件的前提下，所提方案在每个IP核中相较于基于PUF的按次付费授权方案平均查找表（LUT）数减少了1 377，显著降低了硬件开销。

关键词: 现场可编程门阵列, 知识产权, 可重构有限状态机, 物理不可克隆函数, LGSyth91基准

Abstract:

The pay-per-use licensing of the Intellectual Property （IP） core enables the system designer to purchase IP at low price according to the actual situation， and has become a major method of IP licensing. To meet the pay-per-use demand of IP core， based on Reconfigurable Finite State Machine （RFSM） and Physical Unclonable Function （PUF）， a new IP licensing scheme RFSM-PUF was proposed for Field Programmable Gate Array （FPGA） IP. Aiming at the problem that the protocols of the IP protection schemes of different manufacturers cannot be used universally， an IP protection authentication protocol for the proposed scheme was proposed to ensure the confidentiality and flexibility of IP authentication. Firstly， RFSM was embedded in the Original Finite State Machine （OFSM） in the IP， and in this way， the IP was only unlocked by the IP core designer. Then， the challenges were input into the PUF circuit to produce responses. Finally， the cipher consisting of the license and PUF responses was input into the RFSM to unlock the IP. The security analysis results show that the proposed scheme meets various security indicators. RFSM-PUF scheme was tested on the LGSyth91 benchmark circuits. Experimental results show that on the premise of meeting various safety indicators， the proposed scheme reduces 1 377 Look-Up Tables （LUT） averagely at every IP core compared to the PUF based pay-per-use licensing scheme， so that the hardware overhead is significantly reduced.

Key words: Field Programmable Gate Array (FPGA), Intellectual Property (IP), Reconfigurable Finite State Machine (RFSM), Physical Unclonable Function (PUF), LGSyth91 benchmark

中图分类号:

TP391

宋斌威, 王耀. 面向FPGA 知识产权保护的低开销按次付费授权方案[J]. 计算机应用, 2023, 43(10): 3142-3148.

Binwei SONG, Yao WANG. Low-cost pay-per-use licensing scheme for FPGA intellectual property protection[J]. Journal of Computer Applications, 2023, 43(10): 3142-3148.

图/表 8

图1 IP保护协议流程

Fig. 1 Flow of IP protection protocol

图2 RFSM-PUF保护机制

Fig. 2 RFSM-PUF protection mechanism

图3 RFSM1的更新过程

Fig. 3 Update process of RFSM1

图4 RFSM与IP中的OFSM连接

Fig. 4 Connection between RFSM and OFSM in IP

表1 IP保护方案的性能对比

Tab. 1 Performance comparison of IP protection schemes

方案	暴力攻击	FSM反向工程	PUF建模攻击	反向工程	可移植性	按次付费功能	可实现性
文献［16］方案	√	×	×	×	√	√	√
文献［20］方案	√	×	√	√	×	×	√
文献［21］方案	√	√	√	√	√	√	×
文献［27］方案	√	√	×	×	√	√	√
文献［28］方案	×	√	×	√	√	√	√
文献［29］方案	√	×	×	√	×	√	√
文献［3］方案	√	×	×	×	√	×	×
文献［30］方案	√	√	√	√	√	×	√
本文方案	√	√	√	√	√	√	√

表2 基准电路参数

Tab. 2 Parameters of benchmark circuits

基准电路	I	O	S	T	H	D/ms
s298	3	6	218	1 096	163	4.000
s820	18	19	25	232	83	3.953
s832	18	19	25	245	76	3.607
s1488	8	19	48	251	118	3.470
s1499	8	19	48	250	139	4.010

表3 不同基准电路上不同方案的实验结果对比

Tab. 3 Comparison of experimental results among different schemes on different benchmark circuits

方案	基准电路	H	D/ms	H_F-P	D_F-P/ms	$Δ H$ /%	$Δ D$ /%	$Δ H$ _F-P/%	$Δ D$ _F-P/%
本文方案	s298	227	5.665			0.393	0.416
	s820	165	5.439			0.988	0.376
	s832	160	4.554			1.105	0.263
	s1488	188	4.953			0.593	0.427
	s1499	234	4.876			0.683	0.216
	平均值	195	5.097			0.752	0.340
文献［21］方案	s298	262	3.952	1 662	3.952	0.607	0.012	9.196	0.054
	s820	106	3.373	1 506	3.373	0.277	0.147	17.145	0.066
	s832	134	3.107	1 534	3.107	0.763	0.139	19.184	0.164
	s1488	176	3.170	1 576	3.170	0.492	0.086	12.356	0.137
	s1499	182	3.230	1 582	3.230	0.309	0.195	10.381	0.105
	平均值	172	3.366	1 572	3.366	0.490	0.116	13.652	0.105

表3 不同基准电路上不同方案的实验结果对比

Tab. 3 Comparison of experimental results among different schemes on different benchmark circuits

方案	基准电路	H	D/ms	H_F-P	D_F-P/ms	$Δ H$ /%	$Δ D$ /%	$Δ H$ _F-P/%	$Δ D$ _F-P/%
本文方案	s298	227	5.665			0.393	0.416
	s820	165	5.439			0.988	0.376
	s832	160	4.554			1.105	0.263
	s1488	188	4.953			0.593	0.427
	s1499	234	4.876			0.683	0.216
	平均值	195	5.097			0.752	0.340
文献［21］方案	s298	262	3.952	1 662	3.952	0.607	0.012	9.196	0.054
	s820	106	3.373	1 506	3.373	0.277	0.147	17.145	0.066
	s832	134	3.107	1 534	3.107	0.763	0.139	19.184	0.164
	s1488	176	3.170	1 576	3.170	0.492	0.086	12.356	0.137
	s1499	182	3.230	1 582	3.230	0.309	0.195	10.381	0.105
	平均值	172	3.366	1 572	3.366	0.490	0.116	13.652	0.105

表4 本文方案在不同基准电路上的实验结果

Tab. 4 Experimental results of the proposed scheme on different benchmark circuits

电路	I	O	S	T	L	D/ms	L_R⁃P	D_R⁃P/ms
dk16	2	3	27	108	15	2.138	65	4.747
planet	7	19	48	115	92	3.611	218	5.022
s510	19	7	47	77	53	3.777	147	4.891
sand	11	9	32	184	93	3.566	176	5.047
styr	9	10	30	166	88	4.014	174	5.389
bbsse	7	7	16	56	31	2.965	96	4.475
cse	7	7	16	91	38	2.965	105	4.397
ex1	9	19	20	138	60	3.185	148	4.639
s1	8	6	20	107	66	3.546	134	5.006
s208	11	2	18	153	13	2.266	56	3.826
s420	19	2	18	137	13	2.266	70	4.059
S27	4	1	6	34	8	2.445	34	3.429
S386	7	7	13	64	31	2.946	80	4.176
Scf	27	56	121	165	107	4.451	229	4.830
Sse	7	7	16	56	31	2.965	79	4.345

参考文献 31

1	GUNEYSU T， MOLLER B， PAAR C. Dynamic intellectual property protection for reconfigurable devices［C］// Proceedings of the 2007 International Conference on Field-programmable Technology. Piscataway： IEEE， 2007：169-176. 10.1109/fpt.2007.4439246
2	BOSSUET L， GOGNIAT G， BURLESON W. Dynamically configurable security for SRAM FPGA bitstreams［J］. International Journal of Embedded Systems， 2006， 2（1/2）： 73-85. 10.1504/ijes.2006.010166
3	SISEJKOVIC D， MERCHANT F， REIMANN L M， et al. Deceptive logic locking for hardware integrity protection against machine learning attacks［J］. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems， 2022， 41（6）： 1716-1729. 10.1109/tcad.2021.3100275
4	张伟，冯建华. IP保护方法研究进展［J］. 微纳电子与智能制造， 2020， 2（1）：95-101.
	ZHANG W， FENG J H. Research progress on IP protection techniques［J］. Micro/nano Electronics and Intelligent Manufacturing， 2020， 2（1）： 95-101.
5	TORUNOGLU I， CHARBON E. Watermarking-based copyright protection of sequential functions［J］. IEEE Journal Solid-State Circuits， 2000， 35（3）： 434-440. 10.1109/4.826826
6	KEAN T. Cryptographic rights management of FPGA intellectual property cores［C］// Proceedings of the ACM/SIGDA 10th International Symposium on Field-Programmable Gate Arrays. New York： ACM， 2002：113-118. 10.1145/503048.503065
7	ALKABANI Y， KOUSHANFAR F. Active control and digital rights management of integrated circuit IP cores［C］// Proceedings of the 2008 International Conference on Compilers， Architecture， and Synthesis for Embedded Systems. New York： ACM， 2008： 227-234. 10.1145/1450095.1450129
8	SUBRAMANYAN P， RAY S， MALIK S. Evaluating the security of logic encryption algorithms［C］// Proceedings of the 2015 IEEE International Symposium on Hardware Oriented Security and Trust. Piscataway： IEEE， 2015： 137-143. 10.1109/hst.2015.7140252
9	YU M D， DEVADAS S. Secure and robust error correction for physical unclonable functions［J］. IEEE Design and Test of Computers， 2010， 27（1）： 48-65. 10.1109/mdt.2010.25
10	DARJI A D， LAD T C， MERCHANT S N， et al. Watermarking hardware based on wavelet coefficients quantization method［J］. Circuits， Systems， Signal Processing， 2013， 32（6）： 2559-2579. 10.1007/s00034-013-9550-2
11	FYRBIAK M， WALLAT S， DÉCHELOTTE J， et al. On the difficulty of FSM-based hardware obfuscation［J］. IACR Transactions on Cryptographic Hardware and Embedded Systems， 2018， 2018（3）： 293-330. 10.46586/tches.v2018.i3.293-330
12	KOUSHANFAR F， QU G. Hardware metering［C］// Proceedings of the 38th Design Automation Conference. Piscataway： IEEE， 2001：490-493. 10.1145/378239.378568
13	CUI A， CHANG C H， TAHAR S， et al. A robust FSM watermarking scheme for IP protection of sequential circuit design［J］. IEEE Transitions on Computer-Aided Design of Integrated Circuits and System， 2011， 30（5）： 678-690. 10.1109/tcad.2010.2098131
14	TORRANCE R， JAMES D. The state-of-the-art in IC reverse engineering［C］// Proceedings of the 2009 International Workshop on Cryptographic Hardware and Embedded Systems， LNCS 5747. Berlin： Springer， 2009： 363-381.
15	MAES R， SCHELLEKENS D， VERBAUWHEDE I. A pay-per-use licensing scheme for hardware IP cores in recent SRAM-based FPGAs［J］. IEEE Transitions on Information Forensics and Security， 2012， 7（1）： 98-108. 10.1109/tifs.2011.2169667
16	ZHANG J， LIN Y， LYU Y， et al. FPGA IP protection by binding finite state machine to physical unclonable function［C］// Proceedings of the 23rd International Conference on Field Programmable Logic and Applications. Piscataway： IEEE， 2013： 1-4. 10.1109/fpl.2013.6645555
17	KUMAR S S， GUAJARDO J， MAES R， et al. Extended abstract： the butterfly PUF： protecting IP on every FPGA［C］// Proceedings of the 2008 IEEE International Workshop on Hardware-Oriented Security and Trust. Piscataway： IEEE， 2008： 67-70. 10.1109/hst.2008.4559053
18	潘畲稣，张继军，张钊锋. 一种无熵泄露的模糊提取器改进结构［J］. 电子技术应用， 2019， 45（10）：96-99.
	PAN S S， ZHANG J J， ZHANG Z F. An improved structure of fuzzy extractor without entropy leakage［J］. Application of Electronic Technique， 2019， 45（10）： 96-99.
19	BÖSCH C， GUAJARDO J， SADEGHI A R， et al. Efficient helper data key extractor on FPGAs［C］// Proceedings of the 2008 International Workshop on Cryptographic Hardware and Embedded Systems， LNCS 5154. Berlin： Springer， 2008： 181-197.
20	ZHANG J L， LIN Y， LYU Y， et al. A PUF-FSM binding scheme for FPGA IP protection and pay-per-device licensing［J］. IEEE Transitions on Information Forensics and Security， 2015， 10（6）： 1137-1150. 10.1109/tifs.2015.2400413
21	SUN P， CUI A. A new pay-per-use scheme for the protection of FPGA IP［C］// Proceedings of the 2019 IEEE International Symposium on Circuits and Systems. Piscataway： IEEE， 2019： 1-5. 10.1109/iscas.2019.8702721
22	刘胜利，温云华. 模糊提取器及其应用［J］. 信息安全与通信保密， 2019（2）：54-63. 10.3969/j.issn.1009-8054.2019.02.010
	LIU S L， WEN Y H. Fuzzy extractor and its application［J］. Information Security and Communications Privacy， 2019（2）： 54-63. 10.3969/j.issn.1009-8054.2019.02.010
23	KOSTER M， TEICH J. （Self-） reconfigurable finite state machines： theory and implementation［C］// Proceedings of the 2002 Automation and Test in Europe Conference and Exhibition. Piscataway： IEEE， 2002： 559-566.
24	LI L， NI S， ORAILOGLU A. JANUS： boosting logic obfuscation scope through reconfigurable FSM synthesis［C］// Proceedings of the 2021 IEEE International Symposium on Hardware Oriented Security and Trust. Piscataway： IEEE， 2021： 292-303. 10.1109/host49136.2021.9702288
25	SAEED S M， ZULEHNER A， WILLE R， et al. Reversible circuits： IC/IP piracy attacks and countermeasures［J］. IEEE Transactions on Very Large Scale Integration （VLSI） Systems， 2019， 27（11）： 2523-2535. 10.1109/tvlsi.2019.2934465
26	GUAJARDO J， KUMAR S S， SCHRIJEN G J， et al. FPGA intrinsic PUFs and their use for IP protection［C］// Proceedings of the 2007 International Workshop on Cryptographic Hardware and Embedded Systems， LNCS 4727. Berlin： Springer， 2007： 63-80.
27	CHAKRABORTY R S， BHUNIA S. RTL hardware IP protection using key-based control and data flow obfuscation［C］// Proceedings of the 23rd International Conference on VLSI Design. Piscataway： IEEE， 2010： 405-410. 10.1109/vlsi.design.2010.54
28	MUTTAKI M R， MOHAMMADIVOJDAN R， TEHRANIPOOR M， et al. HLock： locking IPs at the high-level language［C］// Proceedings of the 58th ACM/IEEE Design Automation Conference. Piscataway： IEEE， 2021： 79-84. 10.1109/dac18074.2021.9586159
29	BHANDARI J， THALAKKATTU MOOSA A K， TAN B， et al. Exploring eFPGA-based redaction for IP protection［C］// Proceedings of the 2021 IEEE/ACM International Conference on Computer-Aided Design. Piscataway： IEEE， 2021： 1-9. 10.1109/iccad51958.2021.9643548
30	DHABU S S， ZHENG Y， LIU W， et al. Active IC metering of digital signal processing subsystem with two-tier activation for secure split test［C］// Proceedings of the 2018 IEEE International Symposium on Circuits and Systems. Piscataway： IEEE， 2018： 1-5. 10.1109/iscas.2018.8351390
31	PRUTEANU C， HABA C G. GenFSM， a finite state machine generation tool［C/OL］// Proceedings of the 9th International Conference on Development and Application Systems ［2022-08-10］..

[1]	李诗扬, 倪少杰, 邓丁, 陈雷, 林红磊. 基于非正交离散变换的物理不可克隆函数可靠性提升算法[J]. 《计算机应用》唯一官方网站, 2024, 44(7): 2116-2122.
[2]	申云飞, 申飞, 李芳, 张俊. 基于张量虚拟机的深度神经网络模型加速方法[J]. 《计算机应用》唯一官方网站, 2023, 43(9): 2836-2844.
[3]	马英杰, 肖靖, 赵耿, 曾萍, 杨亚涛. 可控网格多涡卷混沌系统族及其硬件电路实现[J]. 《计算机应用》唯一官方网站, 2023, 43(3): 956-961.
[4]	刘长庚, 刘亚丽, 陆琪鹏, 李涛, 林昌露, 祝义. 抵抗物理克隆攻击的车载遥控门锁双因子认证协议[J]. 《计算机应用》唯一官方网站, 2023, 43(11): 3375-3384.
[5]	许英鑫, 孙磊, 赵建成, 郭松辉. 基于蚁群优化算法的虚拟现场可编程门阵列部署策略[J]. 计算机应用, 2020, 40(3): 747-752.
[6]	雷小康, 尹志刚, 赵瑞莲. 基于FPGA的卷积神经网络定点加速[J]. 计算机应用, 2020, 40(10): 2811-2816.
[7]	谭海清, 陈正国, 陈微, 肖侬. 基于FPGA的DDR3协议解析逻辑设计[J]. 计算机应用, 2017, 37(5): 1223-1228.
[8]	麦涛涛, 潘晓中, 王亚奇, 苏阳. 基于预定义类的紧凑型正则表达式匹配算法[J]. 计算机应用, 2017, 37(2): 397-401.
[9]	薛俊, 段发阶, 蒋佳佳, 李彦超, 袁建富, 王宪全. 基于Matlab的并行循环冗余校验Verilog代码自动生成方法[J]. 计算机应用, 2016, 36(9): 2503-2507.
[10]	卓艳男, 刘强, 姜磊, 戴琼. 基于FPGA改进电路的高性能正则表达式匹配算法[J]. 计算机应用, 2016, 36(4): 927-930.
[11]	湛霍, 林亚平, 张吉良, 唐彬. 面向物理不可克隆函数的可靠性与随机性增强技术[J]. 计算机应用, 2015, 35(5): 1406-1411.
[12]	辛小霞, 王奕, 李仁发. 基于现场可编程门阵列的SMS4故障检测实现[J]. 计算机应用, 2015, 35(2): 420-423.
[13]	段小虎崔爽. 通用嵌入式串行时间码采集系统设计[J]. 计算机应用, 2014, 34(4): 1222-1226.
[14]	李延节何劲松李然. 1553B总线通信终端知识产权核的设计[J]. 计算机应用, 2014, 34(3): 653-657.
[15]	李凯何松华欧建平. Virtex-5 GTP和Virtex-6 GTX间匹配通信研究及应用[J]. 计算机应用, 2014, 34(2): 325-328.

面向FPGA 知识产权保护的低开销按次付费授权方案

Low-cost pay-per-use licensing scheme for FPGA intellectual property protection

RichHTML

PDF

可视化

摘要/Abstract

引用本文

使用本文

图/表 8

参考文献 31

相关文章 15

编辑推荐

Metrics